
# Adder 64位全加器

本项目是对一个参数化的64位全加器（Adder）进行验证。

## 1. 待测模块 (DUT) 说明

### 1.1 模块参数
| 参数名 | 默认值 | 说明 |
| :--- | :--- | :--- |
| WIDTH | 64 | 加法器位宽 |

### 1.2 接口列表
| 端口名 | 方向 | 位宽 | 说明 |
| :--- | :--- | :--- | :--- |
| a | input | [WIDTH-1:0] | 加数 A |
| b | input | [WIDTH-1:0] | 加数 B |
| cin | input | 1 | 进位输入 |
| sum | output | [WIDTH-1:0] | 和输出 |
| cout | output | 1 | 进位输出 |

### 1.3 功能描述
该模块实现全加器逻辑功能：
$$ \{cout, sum\} = a + b + cin $$
即，输出的 `cout` 和 `sum` 拼接后应当等于输入 `a`、`b` 和 `cin` 的算术和。

## 2. 验证需求 (Verification Requirements)

### 2.1 验证目标
验证 RTL 代码是否正确实现了上述 64 位全加器的功能。重点关注算术结果的正确性以及端口位宽定义的正确性。
注意：验证仅限于加法功能，不需要关注波形 dump、时序违例等其他内容。

### 2.2 验证计划结构
为了便于管理，请按照UCAgent 标签规范组织测试点。

## 3. 其他说明

*   **文档语言**: 所有的验证文档、测试计划、Bug分析和代码注释都必须使用**中文**编写。
*   **代码风格**: Python 测试代码应符合 PEP8 规范。

## 4. Bug 分析

如果在运行测试时发现 failures，请参考源码 `Adder/Adder.v` 进行调试。
发现bug按照UCAgent的bug记录规范进行记录。
